Verilog HDL
Verilog HDL是一種硬體描述語言，用於從演算法級、門級到開關級的多種抽象設計層次的數位系統建模。被建模的數位系統物件的複雜性可以介於簡單的門和完整的電子數位系統之間。數位系統能夠按層次描述，並可在相同描述中顯式地進行時序建模。Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的資料流程特性、設計的結構組成以及包含回應監控和設計驗證方面的時延和波形產生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言介面，通過該介面可以在類比、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。
Verilog HDL語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog模擬器進行驗證。語言從C編程語言中繼承了多種操作符和結構。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語言的核心子集非常易於學習和使用，這對大多數建模應用來說已經足夠。當然,完整的硬體描述語言足以對從最複雜的晶片到完整的電子系統進行描述。
以上文章取自上海科技線上學習網頁
posted by Jay @ 4:28 下午
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